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【VLSI】以UWB为首的高速数据通信技术会场几乎爆满

DATE	2007/06/19

　　【日经BP社报道】 “2007 Symposium on VLSI Circuits”的Session 6“High Speed Wireless Communication”引起与会者的极大关注，会场几乎爆满。据笔者所知，虽然场面不像Session 9“Low Power Wireless Communication”那样热烈，但却与早就料到会很受欢迎的Session 17“MM-Wave Building Blocks”会场的情况差不多。

　　发布共计4项，分别为：（1）来自美国南加州大学的基于脉冲的超宽带(UWB)收发器，（2）来自美国加州大学的2.2Gbit/秒的DQPSK基带接收器，（3）来自加拿大多伦多大学和美国IBM共同研究小组的2GHz直接取样ΔΣ接收器，（4）来自美国Auburn大学和美国Amtec公司共同研究小组的6.3GHz直交相位的直接数字合成器（Direct Digital Synthesizer，DDS）。

　　该分会的特点是，4项发布均来自大学。无线方面的Session 25“Frequency Synthesizer”情况也一样，由此可以看出在这些领域是大学研究的热点领域。

　　南加州大学发布的基于脉冲的UWB收发器可进行3.25～4.75GHz的无线收发，采用0.18μm CMOS技术而实现。耗电量小，接收发送时均为100mW左右。特点是，为了降低对A-D转换器的要求，将接收信号分割为三个次旁带（Subband）。分割通过使混合器（Mixer）和LPF形成3个存储部而实现。

　　加州大学发布的2.2Gbit/秒的DQPS基带接收器计划用于60GHz高清电视（HDTV）无线传输时的基带部。不使用A-D转换器而通过模拟演算来进行DQPSK的信号处理，并进行解调。评测结果为，2.4Gbit/秒的通信速度下，比特误码率（BER：bit error rate）为10^-9。此外，耗电量还降到了85mW。

　　多伦多大学等发布的2GHz直接采样ΔΣ接收器是采用0.13μm的SiGe BiCMOS技术试制而成的，实现了60MHz带宽时SFDR=59dB，SNDR=59.84dB。有效比特数为9.65bit。采样时钟设置为40GHz，从而提高了过采样率。电源电压为2.5V，耗电量为2.19W。至于40GHz采样时钟的ΔΣA-D转换器，则已在“RFIC研讨会2006”上发布过。此次还配备了用于40GHz时钟的VCO和PLL。

　　Auburn大学发布的6.3GHz直交相位的DDS采用0.18μm的SiGe BiCMOS技术试制而成，耗电量为2.5W。为了生成高速信号，采用了发生相位信号的9bit的累加器（Accumulator）和两个Sine weighted DAC。为了生成90度相位，在一个Sine weighted DAC的输入部插入了XOR栅极。

　　以上技术是今后高速数据通信的核心技术，其发展与动向备受关注。（东芝半导体研究开发中心阿川谦一）

■日文原文
【VLSI速報】UWBをはじめとする高速データ通信向け技術，会場はほぼ満員

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